Състояние: Отлично
Издателство: Атика
Град на издаване: София
Наличност: singular
Корици: Меки

Съдържание

Съдържание... 7

От автора... 11

Глава!. Съвременни езици за проектиране на цифрови

устройства... 13

1.1. VHDL като език за програмиране... 14

1.2. Етапи на проектиране с използване на VHDL... 17

Глава2 Базова структура на VHDL файла... 19

2.1 Обши сведения... 19

2.2Дефиниране на интерфейс (Entity)... 21

2.3. Дефиниране на Architecture (Архитектура)... 25

2.3. 1. Деклариране на константи, променливи и сигнали... 26

Деклариране на константи... 27

Деклариране на променлива... 28

Деклариране на сигнал... 29

Псевдоними... 29

Атрибути... 30

2.3. 2. Деклариране на блокове... 33

2.3. 3. Деклариране на процедури и функции... 36

2.3. 4. Деклариране на претоварване... 41

2.4. Библиотеки и пакети... 41

2.4. 1. Използване на пакет и видимост на имена... 44

Глава 3 Лексически елементи на езика... 46

3.1. Литерали... 47

3.2. Идентификатори... 47

3.3. Ключови думи... 48

3.4. Резервирани думи... 49

3.5. Числа... 49

3.6. Коментари... 50

3.7. Разделители и ограничители... 50

3.8. Знаци... 51

3.9. Низове... 51

Битови низове... 51
I I in, i I I ппове... 52

II, Гипове данни... 52

I 2 ( каларни типове... 53

i ’ I Целочислени типове... 53

I 2 ■’ I ни плаваща запетая... 54

I , 'J. Списъчни типове... 55

■1.2. 4. Физически типове... 59

1.3. C'bCTaBHii(composile) типове... 61

■ 1.1. 1. Масиви... 62

4.3. 1.1. Многомерни масиви... 66

4.3. 1.2. Тип неограничени масиви... 67

4.3. 2. Типове от вида запис (RECORD TYPES )... 69

4.4. Типове от вида ACCESS (достъп)... 73

4.4. 1 Непълни (Incomplete) типове... 75

4.5. Типове от вида файл... 79

4.5. 1 Подтипове... 82

I мана 5. Оператори в VHDL... 85

5.1. Логически операции... 85

5.2. Операции за отношения... 86

5.3. Операции за изместване и въртене... 87

5.4. Операции за сумиране... 89

5.5. Знакови операции... 89

5.6. Операции умножение... 90

5.7. Спомагателни операции... 90

I нава 6. Оператори във VHDL ... 91

6.1. Явно зададен оператор Process... 91

6.1. 1. Оператор process със списък на чувствителност... 92

6.1. 2. Оператор process без списък на чувствителност... 94

6.1. 3. Паралелни и последователни VHDL оператори... 96

6.2. Оператор If... 97

6.3. Оператор Case... 99

6.4. Оператор Loop... 101

6.5. Оператор NEXT... 103
6.6 оператор Exit... 104

6.7 Оператор ASSERT... , ... 106

6.8. Оператор WAIT... 109

6.9. Null Statement... 113

Глава 7. Поведенческо представяне на проект... 114

Неявно зададен оператор Process... 114

7.1. Паралелно присвояване на стойности на сигнали... 115

7.2. Условно присвояване на стойностите на сигналите... 115

7.3. Селективно присвояване на стойностите на сигналите... 117 Глава 8. Структурна форма за представяне на проекти... 119

8.1. Декларация на компонент... 122

8.2. Вмъкване на компонент... 123

8.3. Оператор Generate... 128

Глава 9 Примерни VHDL проекти... 132

9.1 Комбинапионни логически схеми... 132

9.1. 1. Базови логически елементи... 132

9.1. 2. Мултиплексори и демултиплексори... 138

9.1. 3. Дешифратори и шифратори... 141

9.1. 4. Преобразователи на код... 146

9.1. 5. Цифрови компаратори... 149

9.1. 6. Цифрови суматори... 150

9.1. 7. Цифрови аритметични устройства... 152

9.2. Регистрова логика... 154

9.3. Крайни автомати... 165

10. Практически проекти... 173

10.1. Описание на проекти... 174

10.2. Развойна среда за препрограмируеми прибори... 198

10.2. 1. Етани на програмиране... 200

10.3 Общо описание на апаратната развойна среда... 201

10.3. 1. Дънна платка... 202

10.3. 2. Програмируем модул XC95144XL... 204

10.3. 2. Програматор... 206

10.4 Практическо реализиране на проект... 206